Реферат: Разработка МПС на базе КР580

--PAGE_BREAK--3.Организация МПС. 3.1Блок центрального процессора.
Главным элементом блока центрального процессора (БЦУ) является микропроцессор КР580ВМ80А. Этот микропроцессор представляет собой 8-разрядный процессор, в котором совмещены операционные и управляющие устройства. Управляющая память недоступна пользователю, в ней уже в процессе изготовления БИС записываются микропрограммы операций. Таким образом, предусматривается использование некоторой фиксированной системы команд, в которую пользователь не может внести изменений. В связи с этим данный микропроцессор относится к числу немикропрограммируемых.

Выполнение каждой команды производится микропроцессором в строго определенной последовательности действий, которая определяется кодом команды и синхронизируется сигналами  Ф1 и Ф2 тактового генератора. Цикл команды — это время выполнения команды. За это время: команда выбирается из памяти, дешифрируется код команды, формируются управляющие сигналы для выполнения команды, завершается воздействие управляющих сигналов. Цикл команды разбивается на машинные циклы — это время, требуемое для обращения к памяти или к устройствам ввода — вывода. Цикл команды состоит из стольких машинных циклов, сколько обращений к памяти или к УВВ потребуется для выполнения этой команды. Команды  этого микропроцессора могут содержать от 1 до 5 машинных циклов. В свою очередь каждый машинный цикл состоит из тактов — наименьший промежуток времени, необходимый для выполнения одного элементарного действия в микропроцессоре. Такт равен 1 периоду тактовых импульсов тактового генератора. Машинный цикл может состоять от 3 до 5 тактов. Первые три такта требуются для организации обмена с памятью, а второй и третий такты — для выполнения внутренних операций в микропроцессоре. Отсчет тактов ведется от положительных фронтов импульсной последовательности Ф1. При выполнении любой команды сначала считывается первый байт команды из памяти. Простые команды выполняются за один машинный цикл;  сложные команды — за 5 машинных циклов с восемнадцатью тактами.

Для формирования управляющих сигналов искусственно мультиплексируют шину данных, то есть в начале каждого машинного цикла на шину данных микропроцессор выставляет 8 управляющих сигналов, называемых байтом состояния. Байт состояния указывает, какой из машинных циклов выполняется в текущий момент, то есть к какому из внешних устройств происходит обращение. Байт состояния выставляется на  шину данных по переднему фронту сигнала Ф2 в первом такте и снимается с шины данных по переднему фронту Ф2 во втором такте. Для того, чтобы показать, что идет процесс передачи байта состояния, используется выход SYNC микропроцессора: при выводе байта состояния  на выходе SYNC =1. Сигнал SYNC=1 позволяет выделить байт состояния из информации передаваемой по шине данных. Байт состояния выдаётся на  шину данных в интервале SYNC=1, а используется на протяжении всего машинного цикла. Поэтому байт состояния запоминается в специальном регистре слово-состояния. Запись производится с использованием сигналов SYNC =1 и Ф2=1. Дешифратор преобразует  байт состояния требуемые для текущего машинного цикла системные управляющие сигналы. При формировании этих управляющих сигналов для согласования блоков МПС по временным характеристикам используются выходные сигналы микропроцессора DBIN и WR. Регистр слова-состояния и дешифратор, обеспечивающие формирование системных управляющих сигналов, называются системным контроллером.

Условное графическое обозначение микропроцессора приведено на Рисунок A.
Назначение выводов микропроцессора.

Сигнал

Назначение

D0 — D8

Двунаправленная 8-разрядная шина данных, которая выполняет: передачу управляющего слова; обмен данными между регистрами микропроцессора и блоками МПС.

A0-A15

Направлення от микропроцессора 16 -  разрядная шина, которая  выполняет: передачу адреса ячейки памяти при обращении памяти; передачу адреса внешнего устройства. В этом случае 8-разрядный адрес УВВ появляется на выводах А0 — А7 и дублируются на линиях А8 — А15.

Сигналы управления шиной данных.

DBIN

Выходной сигнал “Прием”. Если DBIN=1, то шина данных настроена на прием данных в микропроцессор из памяти или УВВ. Если DBIN=0, то шина данных настроена на вывод информации из микропроцессора.

WR

Выходной сигнал “Выдача данных”. Если WR=0, то микропроцессор зафиксировал на шине данных 8-разрядный код, который должен быть воспринят памятью или УВВ.

Сигналы управления вводом-выводом



READY

Входной сигнал “Готовность” от УВВ или памяти. Если READY=1, то УВВ или память готовы к обмену данными с микропроцессором. Если READY=1,  то УВВ или память не готовы к обмену данными с микропроцессором. В этом случае микропроцессор входит в режим “Ожидание”.

WAIT

Выходной сигнал “Ожидание”. Если WAIT=1, то микропроцессор находится в режиме “Ожидание”.

INT

Входной сигнал “Запрос прерывания”  от УВВ. Если INT=1, следовательно, одному из УВВ требуется обслуживание.

INTE

Выходной сигнал “Разрешения прерывания”. Этот сигнал информирует УВВ о возможности или невозможности обслуживания микропроцессором запросов на прерывание. Если INTE=1, то прерывания разрешены. Если INTE=0,  то прерывания запрещены.

HOLD

Входной сигнал “Запрос захвата шин” от УВВ. Если HOLD=1, значит, одно из УВВ требует обмена по прямому доступу к памяти.

HLDA

Выходной сигнал “Подтверждение захвата шин”. Если HLDA=1, то микропроцессор отключился от системных шин и “отдал” их в распоряжение УВВ и памяти

Сигналы синхронизации.

Ф1, Ф2

Входные сигналы от тактового генератора.

SYNC

Выходной сигнал “Синхронизация”. Если SYNC=1, то на шину данных микропроцессор выставил восемь управляющих сигналов.

RESET

Входной сигнал “Сброс”. Сигнал начальной установки микропроцессора. Если RESET=1 в течение 3 — 4 периодов тактовой частоты, то микропроцессор прекращает свою работу, обнуляет счетчик команд и бездействует. Как только RESET=0, микропроцессор начинает выполнять команду, записанную по адресу 0000Н.



Так как выходы микропроцессора могут быть нагружены только на 1 ТТЛ-вход, то для согласования шин микропроцессора с памятью и внешними устройствами необходимы шинные формирователи.В этой МПС в качестве шинного формирователя шины адреса используются буферные регистры КР580ИР82. Шина адреса имеет 16 разрядов, итак как этот регистр имеет 8 разрядов, для построения буфера потребуется 2 микросхемы. Одна микросхема формирует буфер для разрядов шины адреса А0 — А7, а другая — А8 — А9. Для записи в регистр информации необходимо подать логическую единицу на вход строба записи STB. Чтобы этот регистр постоянно передавал данные с выходной шшины микропроцессора на внешнюю шину на вход STB необходимо постоянно подавать высокий уровень. С этой целью вход STB подключается к +5В.

Условное графическое обозначение показано на Рисунок B.
Назначение выводов БИС КР580ИР82

Сигнал

Назначение

D0 — D7

Информационные входы. Подключаются к выходам микропроцессора А0-А7 для первой БИС и А8-А9 — для второй БИС.

Q0 — Q7

Информационные выходы. Подключаются соответствующим разрядам внешней шины.

OE

Входной сигнал “Разрешение выхода”. Если OE=0, то информационные выходы переключаются в высокоимпедансное состояние.

STB

Входной сигнал “Строб записи”. Если STB=1, то в регистр записываются данные с информационных входов D0 — D7.



Шина данных имеет 8 разрядов с двунаправленной передачей информации. Для построения буфера достаточно одной микросхемы шинного формирователя, включенной по схеме с управляемой двунаправленной передачей информациии. Управление направлением передачи осуществляется с помощью сигнал DBIN, формируемого микропроцессором. Формирователь шины данных реализован на БИС КР580ВК28, кроме того эта БИС включает в себя системный контроллер. Выдаваемая из микропроцессора информация о состоянии микропроцессора поступает на вход этой БИС и при поступлении сигнала STSTB фиксируется в специальном внутреннем регистре состояния, где она хранится до наступления следующего цикла. Используя содержимое регистра состояния и управляющие сигналы с выхода микропроцессора DBIN, WR, HLDA БИС формирует системный управляющие сигналы INTA, IOR, IOW, MEMR, MEMW.
Назначение выводов БИС КР580ВК28

Сигнал

Назначение

D0 — D7

Информационные входы/выходы шинного формирователя

DB0 — DB7

Информационные входы/выходы шинного формирователя

BUSEN

Если BUSEN=0, то информационные входы/выход переходят в третье состояние.

WR

Входной сигнал “Запись”

DBIN

Входной сигнал “Приём”

HLDA

Входной сигнал “Подтверждение захвата шин”

STSTB

Входной сигнал “Строб записи слова состояния”

INTA

Выходной сигнал “Подтверждение прерывания”

IOR

Выходной сигнал “Чтение УВВ”

IOW

Выходной сигнал “Запись в УВВ”

MEMR

Выходной сигнал “Чтение памяти”

MEMW

Выходной сигнал “Запись в память”



Работа микропроцессора синхронизируется двумя неперекрывающимися последовательностями сигналов Ф1 и Ф2. Эти сигналы формирует тактовый генератор КР580ГФ24. К выводам микросхемы X1 и X2 подключается кварцевый резонатор с частотой, в 9 раз более высокой, чем частота следования тактовых импульсов Ф1 и Ф2. Сформированные генератором гармонические колебания  поступают на вывод PCLK для контроля работы генератора и синхронизируют работу тактовых импульсов. На выводы Ф1 и Ф2 выдаются требуемые для работы микропроцессора высоковольтные последовательности тактовых импульсов. На специальный вывод подаётся последовательность тактовых импульсов Ф2 с уровнями, характерными для микросхем ТТЛ. С помощью сигнала SYNK на вывод STSTB передаются импульсы Ф1, соответствующие началу каждого второго периода циклов работы микропроцессора. Кроме того, предусмотрены вход и выход сигнала сброса, вход и выход сигнала готовности.

Условное графическое изображение БИС КР580ГФ24 приведено на рисунок.
Назначение выводов БИС КР580ГФ24

Сигнал

Назначение

X1, X2

Подключается кварцевый резонатор.

Ф1, Ф2

Сформированные последовательности импульсов.

RDYIN

Входной сигнал “Готовность”

SYNC

Входной сигнал “Строб управляющего слова”

RESIN

Входной сигнал “Сброс”

Ф

Последовательность импульсов Ф2 с ТТЛ-уровнями.

READY

Выходной сигнал “Готовность”

RESET

Выходной сигнал “Сброс”

PCLK

Сформированные генератором гармонические колебания.

STSTB

Выходной сигнал “Строб записи слова состояния в регистр состояния”.



Блок центрального процессора в приложении “Схема электрическая принципиальная. МПС.” выполнен на микросхемах DD1...DD6.

    продолжение
--PAGE_BREAK--3.2Центральная шина.
В центральную шину входят шина адреса, шина данных и шина управления.

Шина адреса — 16-разрядная, направленная от микропроцессора шина, которая выполняет 2 функции:

·     передачу адреса ячейки памяти при обращении к памяти, максимально возможный объём которой составляет 216=65536 байт.

·     передачу адреса внешнего устройства при выполнении команд IN и OUT. В этом случае 8-разрядный УВВ появляется на выводах A0 — A7 и дублируется на выводах A8 — A15. Фактически для передачи адреса УВВ используется только 8 разрядов, поэтому можно адресовать 256 различных внешних УВВ.

Шина данных — 8-разрядная шина, которая выполняет 2 функции:

·     передачу управляющего слова

·     обмен данными между регистрами микропроцессора и блоками МПС.

Шина управления состоит из 4 линий. По этим линиям передаются сигналы: MEMW — запись в память, MEMR  — чтение памяти, INIT — сброс или начальная установка, CLK — последовательность импульсов, снимаемая с выхода Ф1 тактового генератора. Сигналы MEMW и MEMR указывают также на чтение или запись реистров периферийных БИС.
3.3Модуль памяти.
Данная МПС содержит ОЗУ объёмом 2КБ и ПЗУ 2КБ. Причём 1КБ ПЗУ используется под дешифратор адреса для УВВ. Используется страничный метод организации памяти. ОЗУ использует страницы 30 и 41, ПЗУ выполнено на БИС КА573РФ1 с организацией 1К*8, а ОЗУ — на БИС КМ132РУ8А с организацией 1К*4. Условное обозначение БИС КА573РФ1 и КМ132РУ8А показано на Рисунок Eи Рисунок Fсоответственно.
Назначение выводов БИС КА573РФ1

Сигнал

Назначение

A0 — A9

Адресные входы

DI0/DO0 — DI7/DO7

Информационные выходы

CS

Выбор микросхемы

WR/RD

Входной сигнал “Запись/чтение”. Если WR/RD=1, то чтение, если WR/RD=0, то запись.



Назначение выводов БИС КМ132РУ8А

Сигнал

Назначение

0 — 9

Адресные входы

DI11/DO11 — DI14/DO14

Информационные входы/выходы

CS

Выбор микросхемы

WR/RD

Входной сигнал “Запись/чтение”. Если WR/RD=1, то чтение, если WR/RD=0, то запись.



1). Выбор дешифратора страниц: NвыхDC= Nстр=<img width=«19» height=«41» src=«ref-1_474995454-205.coolpic» v:shapes="_x0000_i1025">   Vmax’=216=65536 байт; VmaxБИС’=210=1024 байта; Nстр=<img width=«47» height=«41» src=«ref-1_474995659-287.coolpic» v:shapes="_x0000_i1026">=64 страницы; NвыхDC=64.

2). Организация входов дешифратора:

NвхDC=nШАОЗУ-nШАБИС=16-10=6 входов.
А15 А14 А13 А12 А11 А10А9 А8 А7 А6 А5 А4 А3 А2 А1 А0

входы дешифратора            А9 А8 А7 А6 А5  А4 А3 А2 А1 А0

                                            адресация ячейки памяти на странице

3). Организация ОЗУ на странице: NБИС=<img width=«19» height=«41» src=«ref-1_474995946-204.coolpic» v:shapes="_x0000_i1027">  ; mОЗУ=8 бит;



ПЗУ: mБИС=8 бит; NБИС=<img width=«15» height=«41» src=«ref-1_474996150-195.coolpic» v:shapes="_x0000_i1028">=1 БИС странице; ОЗУ: mБИС=4 бит; NБИС=<img width=«16» height=«41» src=«ref-1_474996345-217.coolpic» v:shapes="_x0000_i1029">=2 БИС странице.

Дешифратор с 64 выходами не выпускается. Поэтому используется два дешифратора 3 на 8 — К155ИД7, условное графическое изображение которого показано на Рисунок G. Входы D0 — D2 одного дешифратора подключаются к разрядам шины адреса A10 — A12, а входы другого — к разрядам A13 — A15. Все адресное пространство разбивается на блоки по 8 страниц.  Дешифратор, который подключен к разрядам А10 — А12 выбирает страницу в блоке, а дешифратор который подключен к разрядам А13 — А15 —  блок в адресном пространстве. При выборе страницы активизируемые выходы у дешифраторов должны поступать на входы элемента ИЛИ, а выход элемента ИЛИ  —  на входы CS выбранной страницы. Выходы дешифраторы, которые выбирают  неиспользуемые         страницы в данной работе, остаются свободными.
Назначение выводов БИС К155ИД7.

Сигнал

Назначение

D0 — D2

Входы

С0 — С2

Входы разрешения. Вход С0 должен быть подключен к +5В, а С1, С2 — к общему.

0 — 7

Выходы


    продолжение
--PAGE_BREAK--