Реферат: Шина INTEL ISA

--PAGE_BREAK--с открытым коллектором должны быть отключены в течение 500 нсек длительности

разрешенного RSTDEV. Плата должна завершить инициализацию в течение 1 мсек

длительности разрешенного сигнала RSTDEV и быть готовой к нормальной работе

шины. Нормальная работа шины начинается немедленно после отключения сигнала

линии RSTDEV.

5.4 КОНТРОЛЛЕР РЕГЕНЕРАЦИИ

Контроллер регенерации выполняет цикл чтения по специальному адресу для

регенерации динамического ОЗУ основной платы или плат расширения. Каждые 15

мксек контроллер регенерации пытается захватить шину для выполнения цикла

регенерации. Если задатчиком шины в данный момент является основной ЦП, то

владение шиной передается контроллеру регенерации. Если плата расширения в

данный момент является задатчиком шины, то контроллер регенерации будет

выполнять цикл регенерации только если плата расширения разрешает линию MЕMREF*.

Если контроллер ПДП является задатчиком шины, то до передачи контроллером ПДП

управления шиной никакие циклы регенерации не могут быть выполнены.

Когда выполняется цикл регенерации, контроллер регенерации приводит в действие

линии адреса А<07...00> с одним из 256 адресов регенерации. Другие линии адреса

неопределены и должны устанавливаться в третье состояние источниками, которые

могут возбуждать их. Цикл представляет собой цикл доступа нормального типа или

типа готовности при разрешенных MEMR* и MRDC*.

ВНИМАНИЕ!

Цикл регенерации должен выполняться каждые 15 мксек для доступа ко всем адресам

динамического ОЗУ каждые 4 мсек. Если это не происходит, данные в ОЗУ могут быть

потеряны.

В табл. 5.4.1 и 5.4.2 показаны источники сигналов линий, которые являются

запускающими или принимающими для цикла регенерации, когда контроллер

регенерации или плата расширения является владельцем шины соответственно. Они

определяют также тип драйвера.

Примечание к табл. 5.4.1.: основной ЦП = PRI, плата расширения = ADD, контроллер

ПДП = DMA, контроллер регенерации = REF, память основной платы = MEM, ввод/вывод

основной платы =IO, TTL = = К1533 или К555, OC — открытый коллектор и TRI —

приемники/передатчики с тремя состояниями.

"-" указывает на то, что соответствующая линия не разрешена или не

контроллируется источником.

«x»-игнорируется. Источник может разрешить сигнал, но он будет игнорироваться

другими источниками. _

(1) DRQ# может быть запущен, но не воспримется, пока контроллер ПДП является

задатчиком шины.

(2) Принят основным ЦП через контроллер прерываний и задействуется по усмотрению

основного процессора, когда он является задатчиком шины.

(3) Этот сигнал должен контроллироваться постоянно и при разрешении немедленно

восприниматься.

(4) Всегда принимается устройством обмена байтами данных.

(5) Приводится в действие источниками основной платы, если адрес находится в

первом Mбайте адресного пространства и есть сигнал или MRDC* или MWTC*.

(6) Запускаются на разрешеный уровень аппаратными средствами основной платы на

весь цикл.

Примечание к табл. 5.4.2.: основной ЦП = PRI, плата расширения = ADD, контроллер

ПДП = DMA, контроллер регенерации = REF, память основной платы = MEM, ввод/вывод

основной платы =IO, TTL = = К1533 или К555, OC — открытый коллектор и TRI —

приемники/передатчикис тремя состояниями.

"-" указывает на то, что соответствующая линия не разрешена или не

контроллируется источником.

«x»-игнорируется. Источник может разрешить сигнал, но он будет игнорироваться

другими источниками.

(1) DRQ# может быть запущен, но не воспримется, пока контроллер ПДП является

задатчиком шины.

(2) Принят основным ЦП через контроллер прерываний и задействуется по усмотрению

основного процессора, когда он является задатчиком шины.

(3) Этот сигнал должен контроллироваться постоянно и при разрешении немедленно

восприниматься.

(4) Всегда принимается устройством обмена байтами данных.

(5) Приводится в действие источниками основной платы, если адрес находится в

первом Mбайте адресного пространства и есть сигнал или MRDC* или MWTC*.

(6) Запускаются на разрешеный уровень аппаратными средствами основной платы на

весь цикл.

Разрешается платой расширения, которая является задатчиком шины.

ПАРАМЕТРЫ УСТРОЙСТВА, НЕ ЯВЛЯЮЩЕГОСЯ ЗАДАТЧИКОМ ШИНЫ

Шина ISA фирмы INTEL имеет несколько особенных параметров, которые не зависят от

владения шиной.

6.1 АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ

Максимальное адресное пространство памяти, поддерживаемое шиной ISA, — 16 Мбайт

(24 адресные шины), однако не все места для плат расширения, могут поддерживать

все адресное пространство. Когда задатчик обращается к памяти основной платы или

платы расширения, он должен разрешить MRDC* или MWTC*; технические средства

основной платы, в свою очередь, разрешают линии MEMR* или MEMW* при доступе к

первым 1 Мбайтам. К месту [8] подключаются только линии MEMR*, MEMW*, D<07...00>

и A<19...00>; таким образом, ресурсы места [8] могут иметь длину данных только 8

бит и постоянно находиться в первых 1 Мбайтах адресного пространства

запоминающего устройства (ЗУ). Места для для плат расширения [8/16] принимают

все линии команд, адресов и данных; следовательно, эти ресурсы могут

соответствовать ресурсам данных 8 или 16 битов в любом месте адресного

пространства памяти. Доступ будет выполняться как 16-битовый цикл, если

разрешена MCS16*.

ПРИМЕЧАНИЕ

Способность памяти основной платы или платы расширения работать как ресурс

16-битовой памяти требует разрешения MCS16*. Формирование MCS16* основано на

декодировании LA <23...17>; таким образом, длина данных каждого блока из 128

кбайтов в адресных границах 128 кбайт должна быть всегда 8 или 16 битов.

Различные части каждого блока 128 кбайтов не могут быть разной длины данных,

поскольку это потребовало бы декодирования других адресных линий для генерации

MCS16*.

ВНИМАНИЕ!

Динамическое ОЗУ вместе с другими ресурсами шины требует цикла регенерации. Если

операция регенерации не выполняется каждые 15 мксек, то может произойти потеря

данных.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ.

Ресурс памяти на основной плате представляет собой пространство двух типов:

динамического ОЗУ (DRAM) и стираемого постоянного ЗУ (EPROM). DRAM имеет длинну

16 или 32 информационных бит в зависимости от разрядности данных главного CPU

(центрального процессора); но всегда по отношению к плате расширения выступает

как ресурс данных 16 бит. EPROM содержит BIOS и всегда 16-битовое.

Информацию о распределении памяти смотри в " Техническом справочнике INTEL ISA

на базе основной платы". Рекомендуется тщательно изучить принципы операций ЗУ,

прежде чем приступить к проектированию платы расширения. _

6.2 АДРЕСНОЕ ПРОСТРАНСТВО УСТРОЙСТВ ВВОДА/ВЫВОДА.

Максимальное адресное пространство ввода/вывода, поддерживаемое шиной ISA,

составляет 64 кбайта (16 адресных линий). Все места поддерживают 16 адресных

линий. Первые 256 байтов резервируются для ресурсов основной платы: регистров

контроллера прерываний и контроллеров прямого доступа к памяти,

таймера/счетчика, часов реального времени и других элементов для совместимости с

AT. Остальное адресное пространство ввода/вывода выбирает ресурсы на шине ISA.

См. информацию о распределении адресного пространства устройства ввода/вывода в

«Техническом справочнике INTEL ISA на основной плате».

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ.

Даже несмотря на то, что существует 16 адресных линий, традиционно платами

расширения декодировались только первые 10 адресных шин для доступа к внешнему

устроруйству. Это приводит к тому. что 1-килобайтовый блок по отношению к

1-килобайтовой адресной границе становится повтором первого 1-килобайтового

блока. Следовательно, первые 256 байтов, которые занимают совместимые с XT/AT

ресурсы основной платы, повторяются в начале каждой 1-килобайтовой адресной

границы. Ресурсы платы расширения не должны пользоваться этой частью

1-килобайтовых блоков.

Если все платы расширения, подключенные к основной плате, и сама основная плата

декодирует все 16 адресные линии, то первый 1-килобайтовый блок не будет

повторяться по всему адресному пространству. Совместимые с XT/AT ресурсы в этом

случае храняться только в первых 256 байтах первого 1 килобайта.

6.3 СТРУКТУРА ПРЕРЫВАНИЯ.

Линии прерывания мест непосредственно связаны с кнтроллером прерывания INTEL

8259A. Контроллер прерывания будет реагировать на прерывания при переходе с

низкого уровня на высокий. На шине ISA отсутствуют линии подтверждения

прерывания. Ресурс должен использовать доступ владельца шины к памяти или

внешним устройствам для подтверждения прерывания.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Линии управления прерываниями подключаются ко всем местам и запускаются

триггером. Платы расширения должны разрешить выборку линии прерывания во время

установки, чтобы избежать конфликта с уже установленными платами или ресурсами

основной платы.

6.4 ОБМЕН (СВОПИНГ) ДАННЫМИ

Главный центральный процессор и плата расширения может выполнять циклы обращения

8 или 16 битов. Все обращения начинаются как 16-битовые циклы и могут

выполняться как 8- или 16-битовые. Цикл будет выполняться как 8-битовый, если

MCS16* или IOCS16* не разрешаются выбранным ресурсом.

Технические средства устройства обмена байтов постоянно находятся на основной

плате. Они используются для регулирования при несовпадении размера данных между

ресурсами. Несовпадение может возникнуть во время цикла обращения, как показано

на рис.6.4.1 и в таблице 6.4.1. Кроме того, оно может возникнуть во время циклов

передачи ПДП ( см. рис. 6.4.2 и таблицу 6.4.2).

Таблица 6.4.1 приводит байты, которыми обменивались во время цикла обращения.

Технические средства для обмена байтов позволяют владельцу шины длиной 16 бтов

выбирать ресурсы длины 8 битов. Операция обмена между старшими и младшими

байтами приведена в таблице 6.4.1. H>L обозначает линии старших байтов, идущих

на линии младших байтов от технических средств; H<L означает противоположное. HH

означает, что старший байт посылается между владельцем шины и выбранным ресурсом

без обмена.

Примечание к табл. 6.4.1.: Задатчик шины имеет размер данных 16 бит, но может

осуществлять 8-разрядный доступ.

7.0 ОПИСАНИЕ СИГНАЛОВ

Эта глава перечисляет и описывает семь групп сигналов, которые имеет шина ISA

INTEL. Подробно описывается функция каждого сигнала.

Каждая сигнальная группа имеет знак [8] или [8/16], который обозначает, что этот

особый сигнал имеется только в месте 8 битов или 8/16 битов соответственно.

7.1 СИГНАЛЬНЫЕ ГРУППЫ

Шина ISA INTEL имеет семь групп сигналов: адрес, данные, управление циклом,

центральное управление, прерывание, прямой доступ к памяти (DMA) и питания.

Обозначение направления входа и выхода для каждого сигнала определяется

относительно задатчика шины.

7.1.1 ГРУППА СИГНАЛОВ АДРЕСА

Группа сигналов адреса состоит из сигналов, управляемых задатчиком шины, для

определения адреса данных.

А <19...0> [8] [8/16]

Сигналы адреса защелкиваются выходами, управляемыми задатчиком шины. При доступе

к адресному пространству памяти они представляют самые младшие 20 адресных бита

и определяют адресное пространство 1 Мбайт. Когда выбирается адресное

пространство внешнего устройства, А <15...0> содержит достоверный адрес и A

<19...16> не определяются.

Во время циклов регенерации A <07...00> содержит достоверный адрес, A <19...08>

не определяются и должны устанавливаться в третье состояние всеми ресурсами,

которые могут ими управлять.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Плата расширения должна быть задатчиком шины для разрешения линии MEMREF*. Когда

она разрешена, линии адресов управляются от контроллера регенерации; они должны

быть на плате расширения в третьем состоянии.

LA <23...17> [8/16]

Незащелкнутые адресные сигналы возбуждаются задатчиком шины. Когда главный

центральный процессор становится задатчиком шины, линии LA — достоверные при

наличии BUSALE, но недостоверные для всего цикла. Когда контроллер прямого

доступа к памяти (DMA) является задатчиком шины, линии LA должны быть

достоверными до MRDC* или MWTC* и остаются достоверными весь цикл. При доступе к

адресному пространству памяти они представляют семь самых старших адресных

битов. При доступе к адресному пространству внешних устройств (IO) или во время

циклов регенерации эти линии переходят в логический 0.

Во время циклов регенерации линии незащелкнутых адресов не определяются и должны

устанавливаться в третье состояние всеми ресурсами, которые могут ими управлять.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, эти линии должны быть

достоверными перед MRDC* или MWTC* и оставаться достоверными весь цикл.

Плата расширения должна быть задатчиком шины для разрешения линии MEMREF*. Когда

плата расширения разрешает линию MEMREF*, адлесные линии возбуждаются

контроллером регенерации; они должны устанавливаться платой расширения в третье

состояние.

SBHE* [8/16]

" Разрешение старшего байта системной шины" разрешается главным CPU для того,

чтобы показать, что данные передаются на линиях D <15...8> SBHE* и АО

используются для определения байтов, которые должны передаваться по шине, как

показано на рис.6.4 и в таблице 6.4.

SBHE* не запускается, когда контроллер регенерации является задатчиком шины, так

как не происходит обмена данными; реальные данные не считываются.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, SBHE* применяется таким же

образом, что и при использовани главным центральным процессором. Сигнал SBHE*

устанавливается в третье состояние, когда разрешается линия MEMREF* платой

расширения, являющейся задатчиком шины.

BUSALE [8] [8/16]

«Разрешение запоминания адреса шины» является стробом адреса, возбуждаемым

главным центральным процессором, чтобы показать, когда LA <23...17> достоверны и

могут защелкиваться. Он также показывает, когда SBНE* и A <19...0> — достоверны.

Когда контроллер DMA — задатчик шины, BUSALE устанавливается в логическую 1

основной платой, так как LA <23...17> и A <19...0> достоверны до того, как будут

разрешены командные линии. Когда задатчик шины — контроллер регенерации,

основная плата устанавливает линию BUSALE в логическую 1, так как SA <19...0> —

достоверны до того, как будут разрешены линии MRDC* и MEMR*.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, BUSALE устанавливается в

логическую 1 основной платой на все время, что она будет задатчиком шины. Таким

образом, LA <23...17> и A <19...0> должны быть достоверными до того, как плата

расширения разрешит командные линии.

Когда задатчик шины — главный центральный процессор и он обращается к плате

расширения, LA <23...19> достоверны только короткое время; BUSALE применяется

платой расширения для защелкивания адреса. Когда какой-нибудь ресурс, исключая

главный центральный процессор, является задатчиком шины, линия BUSALE остается

разрешенной. Предлагаемая конструкция схемы входного адреса для платы расширения

для приспосабливания к обеим ситуациям, показана на рис.7.1.1.

AEN [8] [8/16]

«Разрешение адреса» разрешается, когда контроллер DMA является задатчиком шины,

показывая, что идет передача DMA. Разрешение линии AEN указывает ресурсам

внешних устройств не обращать внимания на адресные линии, которые содержат адрес

памяти во время передач DMA.

Эта линия запрещается контроллером DMA, когда главный CPU или контроллер

регенерации являются задатчиками шины.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Если плата расширения разрешает линию SECMAST*, то AEN запрещается контроллером

DMA, чтобы позволить доступ к адресному пространству устройств ввода/вывода.

D <07...00> [8] [8/16]

D <15...08> [8/16]

D15 — самый старший бит, а D0 — самый младший бит. Все 8-битовые ресурсы могут

подключаться только к линиям самых младших 8-битовых данных, D <07...00>. Для

обеспечения связи между задатчиками 16-битовой шины и 8-битовыми ресурсами обмен

данных обеспечивается схемой устройства для обмена байтами на основной плате.

Рис.6.4 и таблица 6.4 показывает функцию обмена байтами.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда линия MEMREF* разрешается платой расширения, линии данных должны

устанавливаться в третье состояние платой расширения, потому что во время цикла

регенерации реальные данные не передаются.

7.1.2 ГРУППА СИГНАЛОВ УПРАВЛЕНИЯ ЦИКЛОМ

Эта группа сигналов управляет длительностью и типом циклов. Она состоит из шести

сигналов команд, двух сигналов готовности и трех сигналов, определяющих

длительность и тип цикла.

Сигналы команды определяют адресное пространство ( память или внешнее

устройство) и направление передачи данных ( чтение или запись ). Сигналы

готовности видоизменяют ширину импульсов, то удлиняя, то укорачивая

синхронизацию цикла по умолчанию.

MRDC* [8/16]

MEMR* [8] [8/16]

Команда чтения памяти (MRDC*) разрешается задатчиком шины для запроса ресурса

памяти, запускающего информационную шину с содержанием ячейки памяти,

определяемой LA <23...17>, A<19...00>. Команда чтения памяти системы (MEMR*)

идентична по функции MRDC* кроме того, что она устанавливается только тогда,

когда адрес памяти находится в первых 1 Мбайтах. Сигнал MEMR* вырабатывается

основной платой и происходит от сигнала MRDC*; таким образом, он представляет

собой задерженный сигнал MRDC* на 10 или меньше нсек.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения — задатчик шины, она может только начинать цикл шины,

разрешая MRDC*; MEMR* разрешается основной платой, если происходит доступ к

первым 1 Мбайтам адресного пространства памяти.

Когда плата расширения разрешает линию MEMREF*, она должна устанавливать три

состояния на линии MRDC*, так как эту линию должен будет разрешить контроллер

регенерации.

MWTC* [8/16]

MTMW* [8] [8/16]

Команда записи в память (MWTC*) разрешается, когда задатчик шины возбуждает шину

передачи данных с ячейкой адреса памяти для данных, определяемой LA <23...17> и

A <19...0>. «Запись в память системы» (MEMW*) идентична по функции MWTC*, кроме

того, что она устанавливается только, когда адрес памяти находится в первых 1

Мбайтах. Сигнал MEMW* вырыбатывается основной платой и идет от сигнала MWTC*;

следовательно, при этом сигнал MWTC* задерживается на 10 или менее нсек.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, она может только начинать цикл

шины, разрешая MWTC*; MEMW* разрешается основной платой, если производится

доступ к первым 1 Мбайтам адресного пространства памяти.

Когда плата расширения разрешает линию MEMREF*, она должна установить три

состояния на линии MWTC*.

IORC* [8] [8/16]

Команда считывания с внешнего устройства (IORC) разрешается задатчиком шины для

запроса выбираемого ресурса внешнего устройства, запускающего шину передачи

данных с содержанием, определяемым адресом А<15...00>.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения разрешает линию MEMREF*, она должна установить линию

IORC* в третье состояние.

IOWC* [8] [8/16]

Команда записи во внешнее устройство (IOWC*) разрешается, когда задатчик шины

запускает шину передачи данных для внешнего устройства с адресом, определяемым A

<15...0>.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когла плата расширения разрешает линию MEMREF*, она должна установить линию

IOWC* в третье состояние.

MCS16* [8/16]

«Выборка 16 бит из памяти» разрешается выбираемым ресурсом памяти, чтобы

показать задатчику шины, что можно выполнять цикл обращения 16 битов. Если эта

линия не разрешена, то может выполняться цикл обращения 8 битов. Выбранный

ресурс генерирует MCS16* на основе декодирования LA <23...17>.

ПРИМЕЧАНИЕ

Контроллер DMA и контроллер регенерации будут игнорировать MCS16* во время

передачи DMA и циклов регенерации, соответственно.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения находится в режиме обращения к памяти, она должна

разрешить линию MCS16* при емкости памяти на плате 16 битов.

Когда плата расширения находится в режиме задатчика шины, A <15...0> может

содержать величину, которая может случайно совпасть с величиной, при

декодировании которой разрешается IOCS16*; она должна игнорировать этот сигнал

во время операций ЗУ.

IOCS16* [8/16]

«Цикл выборки 16 битов из внешнего устройства» разрешается выбираемым ресурсом
    продолжение
--PAGE_BREAK--